芯片是LED最關鍵的原物料，其質量的好壞，直接決定了LED的性能。特別是用于汽車或固態(tài)照明設備的高端LED，絕對不容許出現(xiàn)缺陷，也就是說此類設備的可靠性必須非常高。然而，LED封裝廠由于缺乏芯片來料檢驗的經(jīng)驗和設備，通常不對芯片進行來料檢驗，在購得不合格的芯片后，往往只能吃啞巴虧。LED芯片來料檢驗的業(yè)務通過運用高端分析儀器鑒定芯片的優(yōu)劣情況。這一檢測服務能夠作為LED封裝廠/芯片代理廠來料檢驗的補充，防止不良品芯片入庫，避免因芯片質量問題造成燈珠的整體損失。
檢測項目：
一、芯片各項性能參數(shù)測試
Wd(主波長)、Iv(亮度)、Vf(順向電壓)、Ir(漏電)、ESD(抗靜電能力)等芯片的光電性能測試，鑒定供應商提供的產(chǎn)品數(shù)據(jù)是否達標。
二、芯片缺陷查找
檢測內(nèi)容：
1. 芯片尺寸測量，芯片尺寸及電極大小是否符合要求，電極圖案是否完整。
2. 芯片是否存在焊點污染、焊點破損、晶粒破損、晶粒切割大小不一、晶粒切割傾斜等缺陷。
LED芯片的受損會直接導致LED失效，因此提高LED芯片的可靠性至關重要。蒸鍍過程中有時需用彈簧夾固定芯片，因此會產(chǎn)生夾痕。黃光作業(yè)若顯影不完全及光罩有破洞會使發(fā)光區(qū)有殘余多出的金屬。晶粒在前段制程中，各項制程如清洗、蒸鍍、黃光、化學蝕刻、熔合、研磨等作業(yè)都必須使用鑷子及花籃、載具等，因此會有晶粒電極刮傷的情況發(fā)生。
芯片電極對焊點的影響：芯片電極本身蒸鍍不牢靠，導致焊線后電極脫落或損傷;芯片電極本身可焊性差，會導致焊球虛焊;芯片存儲不當會導致電極表面氧化，表面玷污等等，鍵合表面的輕微污染都可能影響兩者間的金屬原子擴散，造成失效或虛焊。
3. 芯片外延區(qū)的缺陷查找
LED外延片在高溫長晶過程中，襯底、MOCVD反應腔內(nèi)殘留的沉積物、外圍氣體和Mo源都會引入雜質，這些雜質會滲入磊晶層，阻止氮化鎵晶體成核，形成各種各樣的外延缺陷，最終在外延層表面形成微小坑洞，這些也會嚴重影響外延片薄膜材料的晶體質量和性能?？焖勹b定芯片外延區(qū)缺陷的檢測方法能夠低成本、快速地檢測出芯片外延層80%的外延缺陷，幫助LED客戶選擇高質量的外延片、芯片。
4. 芯片工藝和清潔度觀察
電極加工是制作LED芯片的關鍵工序，包括清洗、蒸鍍、黃光、化學蝕刻、熔合、研磨，會接觸到很多化學清洗劑，如果芯片清洗不夠干凈，會使有害化學物殘余。這些有害化學物會在LED通電時，與電極發(fā)生電化學反應，導致死燈、光衰、暗亮、發(fā)黑等現(xiàn)象出現(xiàn)。因此，鑒定芯片化學物殘留對LED封裝廠來說至關重要。
案例分析(一)：
某客戶紅光燈珠發(fā)現(xiàn)暗亮問題，但一直找不出原因，委托查找分析失效的原因。經(jīng)過一系列儀器分析排除封裝原因后，對供應商提供的裸晶進行檢測，發(fā)現(xiàn)每一個芯片的發(fā)光區(qū)域均有面積不等的污染物，能譜分析結果顯示該污染物包含C、O兩種元素，表明污染物為有機物。我們建議客戶注重對芯片廠商的生產(chǎn)工藝規(guī)范和車間環(huán)境的考核，并加強對芯片的來料檢驗。
案例分析(二)：
某客戶生產(chǎn)的一批燈珠出現(xiàn)漏電問題，委托查找原因。通過掃描電鏡鑒定這批燈珠漏電原因為靜電擊穿，并對供應商提供的裸晶進行檢測，發(fā)現(xiàn)芯片外延層表面有大量黑色空洞，這些缺陷表明外延層晶體質量較差，PN結內(nèi)部存在缺陷?？斩吹陌l(fā)現(xiàn)，幫助客戶明確責任事故的負責方，替客戶挽回損失。
注：LED芯片的制造工藝流程
LED芯片的制造工藝流程圖
外延片→清洗→鍍透明電極層→透明電極圖形光刻→腐蝕→去膠→平臺圖形光刻→干法刻蝕→去膠→退火→SiO2沉積→窗口圖形光刻→SiO2腐蝕→去膠→N極圖形光刻→預清洗→鍍膜→剝離→退火→P極圖形光刻→鍍膜→剝離→研磨→切割→芯片→成品測試。
在生長成外延片后，下一步就開始對LED外延片做電極(P極，N極)，接著就開始用激光機或鉆石刀切割LED外延片，制造成芯片后，然后在晶圓上的不同位置抽取九個點做參數(shù)測試。這主要是對電壓、波長、亮度進行測試，符合正常出貨標準參數(shù)的晶圓片繼續(xù)下一步的操作，不符合要求的，就放在一邊另行處理。晶圓切割成芯片后，需要100%的目檢(VI/VC)，操作者要在放大30倍數(shù)的顯微鏡下進行目測。接著使用全自動分類機根據(jù)不同的電壓、波長、亮度的預測參數(shù)對芯片進行全自動化挑選、測試和分類。最后對LED芯片進行檢查(VC)和貼標簽。芯片類型、批號、數(shù)量和光電測量統(tǒng)計數(shù)據(jù)記錄在標簽上，附在蠟光紙的背面。藍膜上的芯片將做最后的目檢測試，目檢標準與第一次相同，確保芯片排列整齊和質量合格。
這就是LED芯片的制造流程。下面看一下電路設計如何保護芯片。
靜電放電是CMOS電路中最為嚴重的失效機理之一，嚴重的會造成電路自我燒毀。本文論述了CMOS集成電路ESD保護的必要性，研究了在CMOS電路中ESD保護結構的設計原理，分析了該結構對版圖的相關要求，重點討論了在I/O電路中ESD保護結構的設計要求。
1、引言
靜電放電會給電子器件帶來破壞性的后果，它是造成集成電路失效的主要原因之一。隨著集成電路工藝不斷發(fā)展，CMOS電路的特征尺寸不斷縮小，管子的柵氧厚度越來越薄，芯片的面積規(guī)模越來越大，MOS管能承受的電流和電壓也越來越小，而外圍的使用環(huán)境并未改變，因此要進一步優(yōu)化電路的抗ESD性能，如何使全芯片有效面積盡可能小、ESD性能可靠性滿足要求且不需要增加額外的工藝步驟成為IC設計者主要考慮的問題。
2、ESD保護原理
ESD保護電路的設計目的就是要避免工作電路成為ESD的放電通路而遭到損害，保證在任意兩芯片引腳之間發(fā)生的ESD，都有適合的低阻旁路將ESD電流引入電源線。這個低阻旁路不但要能吸收ESD電流，還要能箝位工作電路的電壓，防止工作電路由于電壓過載而受損。在電路正常工作時，抗靜電結構是不工作的，這使ESD保護電路還需要有很好的工作穩(wěn)定性，能在ESD發(fā)生時快速響應，在保護電路的同時，抗靜電結構自身不能被損壞，抗靜電結構的負作用(例如輸入延遲)必須在可以接受的范圍內(nèi)，并防止抗靜電結構發(fā)生閂鎖。
3、CMOS電路ESD保護結構的設計
大部分的ESD電流來自電路外部，因此ESD保護電路一般設計在PAD旁，I/O電路內(nèi)部。典型的I/O電路由輸出驅動和輸入接收器兩部分組成。ESD通過PAD導入芯片內(nèi)部，因此I/O里所有與PAD直接相連的器件都需要建立與之平行的ESD低阻旁路，將ESD電流引入電壓線，再由電壓線分布到芯片各個管腳，降低ESD的影響。具體到I/O電路，就是與PAD相連的輸出驅動和輸入接收器，必須保證在ESD發(fā)生時，形成與保護電路并行的低阻通路，旁路ESD電流，且能立即有效地箝位保護電路電壓。而在這兩部分正常工作時，不影響電路的正常工作。
常用的ESD保護器件有電阻、二極管、雙極性晶體管、MOS管、可控硅等。由于MOS管與CMOS工藝兼容性好，因此常采用MOS管構造保護電路。
CMOS工藝條件下的NMOS管有一個橫向寄生n-p-n(源極-p型襯底-漏極)晶體管，這個寄生的晶體管開啟時能吸收大量的電流。利用這一現(xiàn)象可在較小面積內(nèi)設計出較高ESD耐壓值的保護電路，其中最典型的器件結構就是柵極接地NMOS(GGNMOS，GateGroundedNMOS)。
在正常工作情況下，NMOS橫向晶體管不會導通。當ESD發(fā)生時，漏極和襯底的耗盡區(qū)將發(fā)生雪崩，并伴隨著電子空穴對的產(chǎn)生。一部分產(chǎn)生的空穴被源極吸收，其余的流過襯底。由于襯底電阻Rsub的存在，使襯底電壓提高。當襯底和源之間的PN結正偏時，電子就從源發(fā)射進入襯底。這些電子在源漏之間電場的作用下，被加速，產(chǎn)生電子、空穴的碰撞電離，從而形成更多的電子空穴對，使流過n-p-n晶體管的電流不斷增加，最終使NMOS晶體管發(fā)生二次擊穿，此時的擊穿不再可逆，則NMOS管損壞。
為了進一步降低輸出驅動上NMOS在ESD時兩端的電壓，可在ESD保護器件與GGNMOS之間加一個電阻。這個電阻不能影響工作信號，因此不能太大。畫版圖時通常采用多晶硅(poly)電阻。
只采用一級ESD保護，在大ESD電流時，電路內(nèi)部的管子還是有可能被擊穿。GGNMOS導通，由于ESD電流很大，襯底和金屬連線上的電阻都不能忽略，此時GGNMOS并不能箝位住輸入接收端柵電壓，因為讓輸入接收端柵氧化硅層的電壓達到擊穿電壓的是GGNMOS與輸入接收端襯底間的IR壓降。為避免這種情況，可在輸入接收端附近加一個小尺寸GGNMOS進行二級ESD保護，用它來箝位輸入接收端柵電壓，如圖1所示。
圖1常見ESD的保護結構和等效電路
在畫版圖時，必須注意將二級ESD保護電路緊靠輸入接收端，以減小輸入接收端與二級ESD保護電路之間襯底及其連線的電阻。為了在較小的面積內(nèi)畫出大尺寸的NMOS管子，在版圖中常把它畫成手指型，畫版圖時應嚴格遵循I/OESD的設計規(guī)則。
如果PAD僅作為輸出，保護電阻和柵短接地的NMOS就不需要了，其輸出級大尺寸的PMOS和NMOS器件本身便可充當ESD防護器件來用，一般輸出級都有雙保護環(huán)，這樣可以防止發(fā)生閂鎖。
